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Xilinx Vivado HLS中Floating-Point(浮点)龙8国际娱乐网站介绍

2018年01月12日 05:43 次阅读
编码风格与技巧 尽管通常Fixed-Point(定点)比FloaTIng-Point(浮点)算法的FPGA实现要更快,且面积更高效,但往往有时也需要FloaTIng-Point来实现。这是因为Fixed-Point有限的数据动态范围,需要深入的分析来决定整个龙8国际娱乐网站中间数据位宽变化的pattern,为了达到优化的QoR,并且要引入很多不同类型的Fixed-Point中间变量。而FloaTIng-Point具有更大的数据动态范围,从而在很多算法中只需要一种数据类型的优势。 Xilinx Vivado HLS工具支持C/C++ IEEE-54标准单精度及双精度浮点数据类型,可以比较容易,快速地将C/C++ FloaTIng-Point算法转成RTL代码。与此同时,为了达到用户期望的FPGA资源与性能, 当使用Vivado HLS directives时需要注意C/C++编码风格与技巧相结合。 编码风格 1.1 单双精度浮点数学函数 #include float example(float var) { return log(var); // 双精度自然对数 } 在C龙8国际娱乐网站中, 这个例子, Vviado HLS 生成的RTL实现将输入转换成双精度浮点,并基于双精度浮点计算自然对数,然后将双精度浮点输出转换成单精度浮点。 #include float example(float var) { return logf(var); // 单精度自然对数 } 在C龙8国际娱乐网站中, logf才是单精度自然对数, 这个例子 Vviado HLS 生成的RTL实现将基于单精度浮点计算自然对数, 而且没有输入输出单双精度的互转。 1.2 浮点运算优化 我们先来看一个例子,三个从代数上看起来差不多的写法,但其在Vivado HLS中综合出来的是三个完全不一样的结果。 void example(float *m0, float *m1, float *m2, float var) { *m0 = 0.2 * var; // 双精度浮点乘法,单双精度类型转换 *m1 = 0.2f * var; // 单精度浮点乘法 *m2 = var / 20.0f; // 单精度浮点除法 } Vivado HLS将日m0, m1, m2综合成不同的RTL实现。 因为0.2是一个不能精确表征的双精度数字, 所以m0运算会被Vivado HLS综合成一个双精度浮点乘法, 并且将var 转换成双精度, 然后将双精度乘法输出m0转换成单精度。 特别注意,如果希望Vivado HLS综合出单精度常熟,需要在常数后面加f, 如0.2f。这样m1综合成一个单精度乘法的输出。同理,m2将被Vivado HLS综合成单精度除法的输出。 我们来看另外一个例子。 void example(float *m0, float *m1, float var) { *m0 = 0.2f * 5.0f * var; // *m0 = var;常数乘法被优化掉 *m1 = 0.2f * var * 5.0f; // 两个双精度浮点乘法 } 再来看另一个例子。 void example(float *m0, float *m1, float var) { *m0 = 0.5 * var; // *m1 = var/2; // } m0运算会被Vivado HLS综合成一个双精度浮点乘法, 并且将var 转换成双精度, 然后将双精度乘法输出m0转换成单精度。 m1运算会被Vivado HLS综合成简单的右移运算。所以如果用户希望实现对var除以2, 就写成m1这种表达式,而不是m0的表达式。 并行度与资源复用 由于浮点运算相比整型,定点运算耗用更可观的资源。Vivado HLS会尽量用更有效的资源来实现浮点运算,当数据的相关性及约束许可的情况下,在Vivado HLS中,会尽量复用一些浮点运算单元。为了说明这个,我们看一个简单的四个浮点加法例子, Vivado HLS复用一个浮点加法器来串行实现四个浮点加法。 void example(float *r, float a, float b, float c, float d) { *r = a + b + c + d; } 有时龙8国际娱乐网站需要更高的throughput及更低的latency。这时就需要提高龙8国际娱乐网站的并行度。以下面例子来说明,在Vivado HLS就需要对for循环loop加pipeline与unroll 的directives。同时需要通过设置a,b,r0 为FIFO, 并对其重排以提高I/O带宽两倍。这样Vivado HLS就会综合出两个浮点加法来并行实现,这是因为每个加法器计算是完全独立的。 void example(float r0[32], float a[32], float b[32]) { #pragma HLS interface ap_fifo port=a,b,r0 #pragma HLS array_reshape cyclic factor=2 variable=a,b,r0 for (int i = 0; i 《 32; i++) { #pragma HLS pipeline #pragma HLS unroll factor=2 r0[i] = a[i] + b[i]; } } 然而,如果更多复杂的运算,或许会导致不独立的浮点运算,在这种情况下,Vivado HLS不能重新排列这些运算的顺序,这样会导致更低的,不是所期望的复用。 下面举例来说明如何提高带有反馈浮点运算的性能。 这个例子的累加会导致recurrence,并且通常浮点加法的latency大于一个时钟周期,加的pipeline directive并不能达到一个时钟周期完成一次累加的throughput。 float example(float x[32]) { #pragma HLS interface ap_fifo port=x float acc = 0; for (int i = 0; i 《 32; i++) { #pragma HLS pipeline acc += x[i]; } return acc; }

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在编写软件时,您有没有遇到过无论怎么努力编码,软件都不能按您期望的速度运行?我遇到过。您有没有想过,...
发表于 2017-11-18 09:12 199次阅读
通过Vivado HLS 为软件编写加速器实例分...

Vivado IDE 使用教程及TCL开源库的公...

用于共享工具命令语言脚本的开源库已发布在GitHub.com上。 在过去五年里,赛灵思把战略重点放在...
发表于 2017-11-18 09:10 328次阅读
Vivado IDE 使用教程及TCL开源库的公...

Xilinx 7系列设备和NI cRIO-906...

Robert Bielby—Xilinx公司策略市场和业务规划高级总监 新的NI cRIO-9068...
发表于 2017-11-18 06:27 101次阅读
Xilinx 7系列设备和NI cRIO-906...

集成Xilinx内核生成器IP至FPGA VI详...

LabVIEW使用IP集成节点方便的整合Xilinx内核生成IP至FPGA VI。按照下列步骤添加X...
发表于 2017-11-18 05:56 117次阅读
集成Xilinx内核生成器IP至FPGA VI详...

Xilinx CORE生成器IP列表名称及说明详...

本页包含通过LabVIEW FPGA模块可用的Xilinx CORE生成器IP的列表。LabVIEW...
发表于 2017-11-18 05:55 194次阅读
Xilinx CORE生成器IP列表名称及说明详...

FPGA VI中不同的Xilinx内核生成器IP...

所属选板:FPGA模块VI和函数 必需:FPGA模块。本主题的内容可能与您所安装的LabVIEW选板...
发表于 2017-11-18 05:54 79次阅读
FPGA VI中不同的Xilinx内核生成器IP...

基于FPGA时序优化龙8国际娱乐网站

现有的工具和long88.vip龙8国际可帮助您有效地实现时序性能目标。当您的FPGA 龙8国际娱乐网站无法满足时序性能目标时,其原因可...
发表于 2017-11-18 04:32 134次阅读
基于FPGA时序优化龙8国际娱乐网站

xilinx Vivado HLS工作方式的优势...

不同层面的协议处理常见于各种新型通信系统,因为任何信息交流都需要使用某种通信协议。通信协议一般包含...
发表于 2017-11-18 04:31 329次阅读
xilinx Vivado HLS工作方式的优势...

在Vivado下利用Tcl实现IP的高效管理

在Vivado下,有两种方式管理IP。一种是创建FPGA工程之后,在当前工程中选中IP Catalo...
发表于 2017-11-18 04:22 174次阅读
在Vivado下利用Tcl实现IP的高效管理

宇宙微波背景辐射中发现引力波

一个南极多学科科学家小组最近窥到了宇宙大爆炸的余晖。3月17日该小组宣布BICEP2试验在宇宙微波背...
发表于 2017-11-18 04:15 116次阅读
宇宙微波背景辐射中发现引力波

XDC路径的鉴别、分析和约束方法

我们知道XDC与UCF的根本区别之一就是对跨时钟域路径(CDC)的缺省认识不同,那么碰到FPGA龙8国际娱乐网站...
发表于 2017-11-18 04:04 303次阅读
XDC路径的鉴别、分析和约束方法

XDC的时钟约束及优势

Xilinx©的新一代龙8国际娱乐网站套件 Vivado 中引入了全新的约束文件 XDC,在很多规则和技巧上都跟...
发表于 2017-11-18 03:59 180次阅读
XDC的时钟约束及优势

Tcl在Vivado中的基础应用

Xilinx的新一代龙8国际娱乐网站套件Vivado相比上一代产品ISE,在运行速度、算法优化和功能整合等很多方...
发表于 2017-11-18 03:52 193次阅读
Tcl在Vivado中的基础应用

在Vivado下利用Tcl脚本对综合后的网表进行...

在ISE下,对综合后的网表进行编辑几乎是不可能的事情,但在Vivado下成为可能。Vivado对Tc...
发表于 2017-11-18 03:16 257次阅读
在Vivado下利用Tcl脚本对综合后的网表进行...

基于FPGA的Vivado功耗估计和优化

资源、速度和功耗是FPGA龙8国际娱乐网站中的三大关键因素。随着工艺水平的发展和系统性能的提升,低功耗成为一些产...
发表于 2017-11-18 03:11 125次阅读
基于FPGA的Vivado功耗估计和优化

基于FPGA的机载显示系统架构

本文龙8国际娱乐网站一种基于FPGA的机载显示系统架构,能够实现2D图形绘制,构成各种飞行参数画面,同时叠加外景...
发表于 2017-11-18 03:03 91次阅读
基于FPGA的机载显示系统架构

Vivado龙8国际娱乐网站之Tcl定制化的实现流程

其实Tcl在Vivado中还有很多延展应用,接下来我们就来讨论如何利用Tcl语言的灵活性和可扩展性,...
发表于 2017-11-18 01:48 222次阅读
Vivado龙8国际娱乐网站之Tcl定制化的实现流程

如何优化赛灵思内核以便在CPRI远程无线电头端设...

新型基于FPGA的龙8国际娱乐网站使用IP核的数量和种类日趋繁多。Vivado®龙8国际娱乐网站套件中的IP集成器 (IPI...
发表于 2017-11-18 01:25 146次阅读
如何优化赛灵思内核以便在CPRI远程无线电头端设...

基于Virtex-6 的Aurora 8B/10...

针对较为常用的Aurora 8B/10B和PCI Express 2.0,Serial RapidI...
发表于 2017-11-18 01:00 914次阅读
基于Virtex-6 的Aurora 8B/10...

控制算法与工业网络的结合FPGA SoC加速马达...

工业龙8国际娱乐网站人员可望借助快速建立原形long88.vip龙8国际和模块基础龙8国际娱乐网站,将马达控制算法移至FPGA SoC环境中,藉此开...
发表于 2017-11-17 20:42 132次阅读
控制算法与工业网络的结合FPGA SoC加速马达...

FPGA模块里的Xilinx Vivado选项页...

两种方式可显示该页面: 右键单击项目浏览器窗口中FPGA终端下的程序生成规范,从快捷菜单中选择新建»...
发表于 2017-11-17 19:07 106次阅读
FPGA模块里的Xilinx Vivado选项页...

用Vivado HLS高阶合成重构算法龙8国际娱乐网站有效处...

目前的应用软件通常包含有复杂的内存访问机制,尤其是在科学计算和数字信号处理领域,内存的管理将十分复杂...
发表于 2017-11-17 18:22 84次阅读
用Vivado HLS高阶合成重构算法龙8国际娱乐网站有效处...